Динамо-машины  Обратные коды 

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 [ 148 ] 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189

(верхнего) из дешифраторов поступают последняя (младшая) и предпоследняя цифры множителя. Если эти два разряда содержат комбинацию laquo;00 raquo;, то сигналов нет ни на одном из трех выходов дешифратора, при наличии комбинации laquo;01 raquo; дешифратор вырабатывает сигнал laquo;+1 raquo;, при наличии комбинации laquo;10 raquo; - сигнал laquo;+2 raquo;, а при наличии комбинации laquo;11 raquo; - сигнал laquo;-)-3 raquo;. Соответственно в верхнем ряду элементов laquo;й raquo; либо заперты все элементы, либо открыты правые или средние или левые элементы laquo;и raquo; из каждой тройки; на выходах первого ряда элементов laquo;или raquo; при этом появляются либо нуль, либо множимое, либо удвоенное множимое, либо утроенное множимое. Таким образом, первый ряд логических элементов отрабатывает частичное произведение множимого на младшую пару разрядов множителя. Точно так же второй ряд логических элементов отрабатывает частичное произведение множимого на вторую пару цифр множителя и т. д.

Первый из основных рядов одноразрядных сумматоров выполняет суммирование первого частичного произведения со вторым, причем второе сдвинуто относительно первого на 2 разряда влево. С помощью следующего ряда одноразрядных сумматоров полученная сумма складывается затем с частичным произведением множимого на следующую пару разрядов множителя, причем последнее вновь сдвинуто на 2 разряда влево и т. д.

Ясно, что в схеме рис. 4-12 сумматоров содержится примерно вдвое меньше, чем в схеме рис. 4-9. Несколько больше е ней логических элементов. Из каждой тройки элементов laquo;и raquo;, относящихся к входу с некоторого одноразрядного сумматора, два имеются и в схеме рис. 4-9: элемент laquo;и raquo; для цифры множимого и элемент laquo;и raquo; для цифры удвоенного множимого; последний в схеме рис. 4-9 относится к следующему ряду одноразрядных сумматоров. Третьих же элементов laquo;и raquo; (для цифр утроенного множимого), а также элементов laquo;или raquo; в схеме рис. 4-9 нет. Таким образом, можно считать, что каждый одноразрядный сумматор, исключен-, ный из схемы рис. 4-9, заменен в схеме рис. 4-12 одним элементом laquo;и raquo; и одним элементом laquo;или raquo;. Преимущество схемы рис. 4-12 13 смысле экономии оборудования очевидно.

Нетрудно убедиться, что и по быстродействию схема рис. 4-12 выгоднее схемы рис. 4-9. Если в схеме рис. 4-9

время формирования произведения было равно примерно

2тхЕ + в, то здесь оно получится порядка 2mtE + ~ г в

Полагая, как и прежде, что Хв ~ 2хе, найдем, что по быстродействию схема рис. 4-12 примерно на 25% лучше, чем схема рис. 4-9. В тех случаях, когда задача получения полноразрядного произведения не ставится и из схемы удаляется правая часть ромба, выигрыш по скорости еще более значите-

лен(тт -f-Т для схемы рис. 4-12 вместо тт -1-ттвдля

схемы типа рис. 4-9, т. е. - при Хв ~ 2хе - примерно в полтора раза быстрее).

Подобно тому как схема рис. 4-12 построена по аналогии со схемой рис.. 4-9, можно построить схемы с усложненной логикой по аналогии со схемами рис. 4-10 и 4-И. Если количество разрядов в перемножаемых числах (т) велико, то может оказаться выгодным сформировать с помощью вспомогательных рядов сумматоров не только утроенное множимое Зс, но также 5с, 6с и 7с и умножение вести не по парам, а по тройкам разрядов множителя.

4.5.4. Многослойные построения. Во всех рассмотренных выше схемах количество параллельных сумматоров было пропорционально количеству разрядов в перемножаемых числах т (количество одноразрядных сумматоров пропорционально т). Однако при этом сумматоры срабатывали последовательно, один за другим, потому что выходные сигналы одного сумматора должны были передаваться на входы следующего; в общее время выполнения умножения входил член, пропорциональный тхв, где Хв - время образования цифры суммы в одноразрядном сумматоре.

Многослойные построения позволяют при том же количестве сумматоров исключить из общего времени уможения слагаемое вида тхв] вместо него войдет член вида log т Хв-

Идея многослойного построения состоит в следующем.

Пусть, как и прежде, имеем т рядов элементов laquo;и raquo;, отрабатывающих т частичных произведений множимого на каждую из цифр множителя. Такие ряды логических элементов имеются во всех рассмотренных ранее схемах (см., например, рис. 4-9, 4-10, 4-11). Логические элементы составят как бы нулевой laquo;слой raquo; множительного устройства;

все они срабатывают одновременно. Первый laquo;слой raquo; построения образуем из т/2 параллельных сумматоров, которые будут выполнять попарное суммирование частичных произведений. На выходах этого слоя получим т/2 чисел, которые будут передаваться на входы следующего слоя. Во втором слое эти числа складываются попарно с помощью т/4 параллельных сумматоров. На выходах сумматоров второго слоя получается т/4 чисел, которые передаются на третий слой, и т. д.

Общее количество слоев оказывается равным примерно loga т (потому что каждый слой сокращает количество чисел вдвое, а всего мы должны из т чисел получить одно число), а параллельных сумматоров всего получается примерно т/2 --т/4 -fm/S-f ... х т, т. е. примерно столько же, сколько в рассмотренных ранее построениях (рис. 4-9, 4-10, 4-11). Все сумматоры в каждом слое, как мы говорили, начинают срабатывание одновременно. Начало срабатывания каждого последующего слоя запаздывает относительно начала срабатывания данного слоя на время тв. Таким образом, общее запаздывание между началом срабатывания последнего слоя и началом срабатывания первого слоя будет равно примерно (loga т)г.

Возможное видоизменение этой идеи может быть следующим.

Пусть в первом слое содержится не т/2, а т/3 рядов одноразрядных сумматоров. В отличие от предыдущего внутри каждого ряда выходы цифр переноса одноразрядных сумматоров не соединяются со входами переноса соседних (старших) одноразрядных сумматоров, так чтоТряд одноразрядных сумматоров по существу не является единым параллельным сумматором; в этом отношении положение аналогично тому, которое имеется на рис. 4-11. К каждому ряду одноразрядных сумматоров подводится три частичных произведения множимого на цифры множителя. Одно из них поступает на входы b одноразрядных сумматоров, другое - на входы с и третье - на входы е; все три входа при этом равноправны. Ряд одноразрядных сумматоров производит как бы суммирование этих трех чисел, но при этом результат получается в врще двух чисел - числа, составленного из цифр на выходах В, и числа, составленного из цифр на выходах Е одноразрядных суммато-