Динамо-машины  Обратные коды 

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 [ 152 ] 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189

Для иллюстрации возможностей, которые возникают при этом, на рис. 4-16 приведен принцип построения множительного устройства 2-й вычислительной машины (Магк-II) Манчестерского университета. В устройстве этом наряду с принципами, заложенными в схеме рис. 4-15, использована идея формирования чисел, кратных множимому (рис. 4-13 на стр. 457).

Рееистр С

\Р1 01 oi]pt

т---- -

Лроизбедение

\ш?и\

РееистрА

Рис. 4-16. Множительное устройство, аналогичное по принципу построения схеме рис. 4-15, но с применением чисел, кратных множимому.

Часть схемы, формирующая числа, кратные множимому, обведена на рис. 4-16 пунктирной рамкой. Линия задержки на 1 такт, через которую проходит последовательный код множимого, дает удвоенное множимое (2с), а вспомогательный последовательный сумматор 2всп, выполняющий суммирование с +2с, формирует утроенное множимое (Зс).

Величины с, 2с и Зс поступают на систему логических элементов, управляемых цифрами множителя. С каждой парой разрядов множителя соединена логическая схема laquo;и-или raquo;, устроенная так, что, когда в данной паре разрядов содержится комбинация цифр 00, на выходе элемента laquo;или raquo; никаких сигналов нет (0), когда в данной паре разрядов содержится комбинация 01 (где младшая цифра справа), на выход laquo;или raquo; проходит код множимого с, при наличии комбинации 10 - код 2с, а при наличии комбинации И - код Зс. Таким образом, каяедая такая логическая схема отрабатывает частичное произведение множимого на пару разрядов множителя.

Полученные частичные произведения складываются затем при помощи сумматоров, точно так же как в схеме рис. 4-15. Однако сумматоров теперь вдвое меньше, так как вдвое меньше и частичных произведений. Между сумматорами на рис. 4-16 показано условно по 2 линии задержки (Л. 3.), для того чтобы подчеркнуть, что временная задержка должна быть здесь равна двум тактам.

Ясно, что по количеству оборудования схема рис. 4-16 значительно экономнее, чем схема рис. 4-15. На каждую пару разрядов множителя в ней приходится 3 элемента laquo;и raquo;, 1 элемент laquo;или raquo; и 1 последовательный сумматор вместо 2 элементов laquo;и raquo; и 2 последовательных сумматоров в схеме рис. 4-15; следовательно, один из каждой пары последовательных сумматоров, имеющихся в схеме рис. 4-15, как бы заменен здесь одним элементом laquo;и raquo; и одним элементом laquo;или raquo;. В отношении скорости выполнения умножения схемы рис. 4-15 и 4-16 равноценны.

Вряд ли нам удалось бы прийти к схеме рис. 4-16, если бы мы удовлетворились только тем объяснением работы предьщущей схемы, которое приводилось в 4.3.2.

На рис. 4-17 показан еще один из возможных вариантов построения множительного устройства, содержащего т последовательных сумматоров*). Ни по количеству оборудования, ни по быстродействию схема рис. 4-17 почти не отличается от схемы рис. 4-15. Разница состоит лишь в том, что частичные произведения множимого на цифры

*-)По этому типу (но для троичной системы) построено множительное устройство вычислительной машины laquo;Сетунь raquo;, созданной Вычислительным центром МГУ.

множителя суммируются в ней в другом порядке: (Сначала попарно, затем вновь попарно и т. д. Вариант этот, веро-

Произведение

щщщ

Регистр А

Регистр С

Рис. 4-17. Вариант множительного устройства, содержащего примерно т последовательных с5 laquo;маторов (построение типа пирамиды).

ятно, менее популярен, чем предыдущий, потому что пост- роение схемы получается менее стройным, особенно если количество разрядов т не является целой степенью двойки.