Динамо-машины  Обратные коды 

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 [ 56 ] 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189

из пары полусумматоров). Если бы было найдено удачное построение двоичного одноразрядного сумматора на 5 входов, то схема рис. 2-20 могла бы оказаться даже более экономной, чем, скажем, схема рис. 2-17. Пока, однако, такие построения неизвестны.

Схема рис. 2-20 представляет, по-видимому, определенный интерес с точки зрения применения микроэлектроники. При разработке микромодулей важно, чтобы устройство можно было разделить на сравнительно крупные однотипные части, причем количество внешних связей между такими частями должно быть относительно невелико. Сумматор рис. 2-20 как раз отвечает таким требованиям, t*. В связи с развитием микроэлектроники вновь пробудился интерес и к схемам прямого суммирования десятичных цифр. На рис. 2-21 показана, в частности, квадратная матрица, выполняющая прямое суммирование двух десятичных цифр *); при этом, правда, не учтена цифра переноса из младшего разряда и не формируется цифра переноса в следующий разряд, так что матрица не является еще полным одноразрядным сумматором. Элементы laquo;и raquo;, стоящие на пересечениях вертикальных и горизонтальных проводов матрицы, могут быть выполнены в виде транзисторов с управлением по базе и по эмиттеру, а присоединение коллекторов нескольких (в данном случае 10) транзисторов к одному (диагональному) проводу с общей нагрузкой образует элементы laquo;или raquo;. Предполагается, что в микроисполнении все транзисторы матрицы можно изготовить на общей подложке; с точки зрения технолога удобно, что все элементы в матрице однородны (100 одинаковых транзисторов и 10 одинаковых сопротивлений), что внутренние соединения просты и весьма систематичны и что количество внешних выводов (30) невелико по отношению к количеству элементов внутри матрицы (ПО).

Несколько рассмотренных выше схем сумматоров для кода laquo;8, 4, 2, 1 raquo; и для кода с излишком 3 и одна схема прямого суммирования десятичных цифр далеко не исчерпывают, конечно, всего разнообразия десятичных сумматоров. Но ни систематизации возможных вариантов, ни

*) Alexander I., Array netrworks for a parallel adder and its control, laquo;1ЕЕЕ Trans. Electron. Coraput. raquo;, 1967, v. 16, No 2, стр. 226-229.

обобщающий теории цет, а рассмотреть хотя бы все известные варианты ие представляется возможным.

Приведенные в настоящем разделе примеры должны в основном проиллюстрировать принципы, используемые вообще при построении схем десятичных сумматоров.

-ее слагаемое

3-4-

6-

Рис. 2-21. Однородная матрица для прямого суммирования десятичных цифр.

2.3.3. Многотактные схемы десятичных сумматоров. Некоторые общие соображения. Сравнивая различные системы счисления с точки зрения количества необходимого оборудования, мы нашли, что при использовании двоично-кодированной десятичной системы количество цифровых элементов или элементов запоминания

возрастает примерно на 20,4% по сравнению с чисто двоичной системой (см. 1.2.2). Этот вывод получен в предположении, что для представления одной десятичной цифры требуется 4 двоичных элемента, т. е. что оборудование на один десятичный разряд равно оборудованию на.четыре двоичных разряда. Рассматривая, однако, рис. 2-16 или 2-17, нетруд- . но убедиться, что количество логических элементов, приходящееся на один разряд десятичного комбинационного сумматора, эквивалентно примерно оборудованию 8-разрядного параллельного двоичного сумматора. Поэтому параллельный десятичный комбинационный сумматор по количеству оборудования превосходит параллельный двоичный сумматор не в 1,204 раза, а примерно в 2,4-2,5 раза. Наиболее радикальным средством сокращения количества оборудования в десятичных сумматорах является применение многотактных схем.

Представим себе, например (см. рис. 2-22, а), что параллельный десятичный сумматор для кода laquo;8, 4, 2, 1 raquo; строится из одноразрядных сумматоров рис. 2-16. Цифры слагаемых поступают в сумматор в виде уровней напряжения из двух регистров - В и С; двоичные триггеры, из которых составлены эти регистры, обозначены на рис. 2-22 квадратами с буквой laquo;Т raquo; внутри. По команде laquo;выдача суммы raquo;, вырабатываемой устройством управления, цифры суммы через специальный ряд вентилей (элементов laquo;и raquo;) выдаются в регистр В, где заменяют цифры одного из слагаемых. Между вентилями и входами триггеров включены линии задержки (Л. 3.). Длительность задержки выбрана такой, что после импульса laquo;выдача суммы raquo; триггеры регистра В можно еще установить в laquo;О raquo; командой laquo;гашение raquo;, и только через некоторое время после этого на входы триггеров поступят импульсы установки в laquo;1 raquo; с линий (в тех разрядах, где сумма равна 1). Передачу суммы в регистр В здесь, как и на рис. 2-22, б, можно устроить и иначе, так чтобы триггеры не должны были при этом переключаться дважды (на laquo;О raquo; и на laquo;1 raquo;) и чтобы длительность задержки могла бы быть меньше длительности одного такта срабатывания триггера; но эти технические подробности нас сейчас не интересуют. На рисунке не показаны также цепи ввода информации в регистры и другие устройства, которые не ОТНОСЯТСЯ прямо к рассматриваемому вопросу.